我在写一个简单的3-8译码器

tototwo

我在写一个简单的3-8译码器：
moduledecoder_38(din,en,dout);
input en;
input[2:0] din;
output[7:0] dout;
reg[7:0] dout;
always@(din or en)
begin
case(din)
3'b0:dout=8'b1111_1110;
3'b1:dout=8'b1111_1101;
3'b2:dout=8'b1111_1011;
3'b3:dout=8'b1111_0111;
3'b4:dout=8'b1110_1111;
3'b5:dout=8'b1101_1111;
3'b6:dout=8'b1011_1111;
3'b7:dout=8'b0111_1111;
endcase
end
endmodule
我输入想写成：inputa,b,c; 那么case(din)是否可以写成case({c,b,a})？

mzooo

我认为应该是可以的，case(表达式)可以是一个多位的数据，verilog支持拼接，要想选择c b a这三个数据，拼接是可以的，拼接后选择。